DDR SDRAM 控制器


Newsletter Subscription

Reference Design LogoDDR SDRAM采用双数据速率架构，从而实现高速数据传输。 DDR SDRAM（简称为DDR）在时钟的上升沿和下降沿上传输数据。这个参考设计提供了用莱迪思ORCA4系列FPGA器件实现的DDR存储器控制器。 DDR控制器的典型实现是在系统的DDR和总线主设备之间。图1所示的是总线主设备和DDR之间的控制器的关系。总线主设备可以是一个微处理器，如Intel的i960或用户的专有模块接口。用于说明用途，这个设计选择了Micron的 4M×8×4 Banks DDR SDRAM。采用Micron的SDRAM仿真模型，对这个设计进行了验证。

    Jump to

    块关系图

    DDR SDRAM Controller

    性能和大小

    语言 Max. Freq. I/O PFU 寄存器 器件*
    Verilog 147MHz (w/PLL) 80/405 50/624 249 OR4E02-2

    * 也可用其他器件。

    注: 以上所示的性能和设计规模仅是估计。实际结果可能取决于所选择的参数，时序约束和所用的器件。若要了解更详细的情况，请查阅设计文件。除非另有说明，所有的代码和设计工作都是在PC平台上完成的。

    Documentation

    To subscribe, or modify your subscription, to Document Notifications please login to your Lattice account